ICS  三重  T8310   

T8310处理器是一种基于三模块冗余的容错设计（TMR）在锁步配置中运行的体系结构。图1以简化的形式显示术语，可信TMR处理器模块的基本结构。该模块包含三个处理器故障控制区域（FCR），每个区域包含一个摩托罗拉Power PC系列处理器及其相关存储器（EPROM、DRAM、闪存ROM、内存映射I/O、表决器和粘合逻辑电路。每个处理器FCR都有对另两个处理器的FCR内存进行三分之二（2oo3）的读取访问消除发散操作的系统。模块的三个处理器存储并执行应用程序、扫描和更新输入/输出模块并检测系统故障。每个处理器执行应用程序独立，但与其他两个同步。应该是
处理器发散，其他机制允许出现故障的处理器与另外两个。

T8310每个处理器都有一个接口，该接口由输入表决器、差异检测器逻辑、内存和模块间总线的输出驱动器总线接口。每种方法的输出处理器通过模块连接器连接到三重模块的不同通道模块间总线。

The T8310 Processor is a fault tolerant design based on a Triple Modular Redundant (TMR) architecture operating in a lock-step configuration. Figure 1 shows, in simplified terms, the basic structure of the Trusted TMR Processor module.
The module contains three Processor fault containment regions (FCR), each containing a Motorola Power PC series Processor and its associated memory (EPROM, DRAM, Flash ROM,and NVRAM), memory mapped I/O, voter and glue logic circuits. Each Processor FCR hasvoted two-out-of-three (2oo3) read access to the other two Processor’s FCR memory systems to eliminate divergent operation.

The module’s three Processors store and execute the application program, scan and update the I/O modules and detect system faults. Each Processor executes the application program independently, but in lock-step synchronisation with the other two. Should one of the Processors diverge, additional mechanisms allow the failed Processor to re-synchronise with the other two.
Each T8310 Processor has an interface which consists of an bbbbb voter, discrepancy detector logic,
memory, and an output driver bus interface to the Inter-Module Bus. The output of each Processor is connected by the module connector to a different channel of the triplicated Inter-Module Bus.

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